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디지털 제어 발진기의 전력소모 최적화 설계기법A Design Procedure of Digitally Controlled Oscillator for Power Optimization
- Other Titles
- A Design Procedure of Digitally Controlled Oscillator for Power Optimization
- Issue Date
- 2010
- Publisher
- 대한전자공학회
- Keywords
- Digitally controlled oscillator(DCO); All-digital phased locked loop(ADPLL); Clock generator
- Citation
- 전자공학회논문지 - SD, v.47, no.5, pp 94 - 99
- Pages
- 6
- Indexed
- KCI
- Journal Title
- 전자공학회논문지 - SD
- Volume
- 47
- Number
- 5
- Start Page
- 94
- End Page
- 99
- ISSN
- 1229-6368
- Abstract
- 본 논문에서는 디지털 제어 발진기의 전력소모를 최적화하는 설계기법을 제안한다. 디지털 제어 발진기의 Coarse tuning 비트수와 Fine tuning 비트수를 조절하여 LSB Resolution, 주파수 범위, 선형성, 이식성에는 영향을 주지 않고 전력소모를 최적화한다. 이를 위해 제어 비트에 따른 디지털 제어 발진기의 전력소모 변화를 분석하였다. 본 논문에서는 0.13um 1.2V CMOS 라이브러리를 이용하여 제안한 설계기법을 적용한 경우와 그렇지 않은 경우를 모두 설계, 모의실험 및 검증하였다. 제안한 설계기법을 적용한 디지털 제어 발진기는 모의실험결과 283MHz부터 1.1GHz의 클록을 생성할 수 있으며, LSB Resolution은1.7ps이다. 디지털 제어 발진기의 출력 주파수가 1GHz일 때 전력소모는 2.789mW이다.
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- Appears in
Collections - College of Engineering > ETC > 1. Journal Articles
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