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쓰기 동작의 에너지 감소를 통한비터비 디코더 전용 저전력 임베디드 SRAM 설계Low Power Embedded Memory Design for Viterbi Decoder with Energy Optimized Write Operation

Other Titles
Low Power Embedded Memory Design for Viterbi Decoder with Energy Optimized Write Operation
Authors
당호영신동엽송동후박종선
Issue Date
2013
Publisher
대한전자공학회
Keywords
Viterbi decoder; Embedded memory; SRAM; Access pattern; Low power operation
Citation
전자공학회논문지, v.50, pp.117 - 123
Indexed
KCI
Journal Title
전자공학회논문지
Volume
50
Start Page
117
End Page
123
URI
https://scholar.korea.ac.kr/handle/2021.sw.korea/105193
ISSN
2287-5026
Abstract
비터비 디코더(Viterbi decoder)용 임베디드 SRAM은 범용(General purpose) CPU에 쓰이는 SRAM과 달리 읽기, 쓰기 동작이 비터비 복호 알고리즘에 따라 일정한 액세스 패턴을 갖고 동작한다. 이 연구를 통하여 제안된 임베디드 SRAM의 구조는 이러한 메모리 동작의 패턴에 최적화되어 워드라인과 비트라인에서 발생하는 불필요한 전력소모를 제거함으로써 쓰기 동작의 소모 전력을 크게 줄일 수 있다. 65nm CMOS 공정으로 설계된 비터비 디코더는 본 논문에서 제안된 SRAM 구조를 이용하여 기존의 임베디드 SRAM 대비 8.92%만큼 면적증가로 30.84% 소모 전력 감소를 이룩할 수 있었다.
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College of Engineering > School of Electrical Engineering > 1. Journal Articles

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Park, Jong sun
공과대학 (전기전자공학부)
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